Biblioteca VHDL para Circuitos Digitais -: and3 Entity Reference

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Porta AND, 3 entradas. Atraso default: 0 ns. Mais...

Diagrama de Hierarquia para and3:

Entities
comportamento	architecture

Libraries
IEEE
ci068

Use Clauses
IEEE.std_logic_1164.all
ci068.portas.and2

Generics
delay3	Time := 0 ns

Ports
a	in std_logic
b	in std_logic
c	in std_logic
y	out std_logic

Descrição Detalhada

Porta AND, 3 entradas. Atraso default: 0 ns.

A documentação para esta classe foi gerada a partir do seguinte arquivo:

src/portas.vhdl