gclock Entity Reference

Entities
estrutura	architecture

Libraries
IEEE

Use Clauses
IEEE.std_logic_1164.all

Generics
RunCycles	Integer := 35
	Quantos ciclos de relógio deve durar o sinal.
DutyCycle	Integer := 50
	Duty cycle em %.

Ports
ClkPd	Time range 0 ns to Time ' High
	Período do relógio.
ClkOut	out std_logic
	Sinal de relógio.

Descrição Detalhada

Gerador de sinal de relógio (clock) com período, duty cycle e duração total do relógio parametrizados.

Duração da simulação default: 35 x período do relógio. Duty cycle default: 50%

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A documentação para esta classe foi gerada a partir do seguinte arquivo:

• src/clocks.vhdl