clock Entity Reference

Entities
comp_clock	architecture

Libraries
IEEE

Use Clauses
IEEE.std_logic_1164.all

Ports
ClkPd	Time range 0 ns to Time ' High
	Período do relógio.
ClkOut	out std_logic
	Sinal de relógio.

Descrição Detalhada

Gerador de sinal de relógio (clock) com período indicado no parâmetro.

Duração da simulação: 35 x período do relógio, com 50% de duty cycle.

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A documentação para esta classe foi gerada a partir do seguinte arquivo:

• src/clocks.vhdl