comp_clock Architecture Reference

Signals
ClkEna	std_logic := ' 1 '
	Habilita geração do sinal do relógio.
IntClk	std_logic := ' 0 '
	Relógio inicia em nível '0'.

Descrição Detalhada

Duração da simulação: 35 x ClkPd

Duty-cycle = 50%

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A documentação para esta classe foi gerada a partir do seguinte arquivo:

• src/clocks.vhdl