clocks.vhdl

Exemplo de uso de componentes CLOCK e PULSO de SET/RESET.

Para compilar e visualizar a simulação, use o procedimento de compilação, acrescentando a opção '-P/home/html/inf/nicolui/grad/ci068/geral/VHDL/lib' em cada comando 'ghdl'

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-- PACKAGE ci068.clocks
-- Exemplo de uso de componentes CLOCK e PULSO de SET/RESET
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library IEEE;
use IEEE.std_logic_1164.all;
--
library ci068;
use ci068.clocks.all;

entity teste is
end teste;

architecture simulacao of teste is
  signal clk1, clk2, clk3, clk4, r1, r2, s1, s2 : std_logic;
  
begin
  rel1 : clock port map (100 ns, clk1); -- Relógio de período 100ns, saída em clk1
  
  rel2 : clock port map (75 ns, clk2);  -- Relógio de período 75ns, saída em clk2

  rel3 : gclock generic map (DutyCycle =>30) port map (100 ns, clk3);  -- Relógio de período 100ns,
                                                                      -- 30% duty cycle, saída em clk3
  rel4 : gclock port map (100 ns, clk4);  -- Relógio de período 100ns,
                                          -- 50% duty cycle, saída em clk4

  rst1 : pulso port map (50 ns, 20 ns, r1);   -- Pulso centrado na primeira subida
                                              -- do relógio 'rel1', com duração de 20ns
  
  rst2 : pulso port map (37.5 ns, 30 ns, r2); -- Pulso centrado na primeira subida
                                              -- do relógio 'rel2', com duração de 30ns
  
  -- Exemplo de uso da saída dos relógios
  s1 <= clk1 xor clk2;
  s2 <= clk3 and clk2;
end simulacao;